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[반도체 특강] 소자분리막, 미세화 탈환을 위한 참호막(STI) 구축하기

TECH/반도체 Story

 

 

CMOS는 2개의 Well 간에 되도록 전자가 흐르지 못하도록 운용됩니다. 그러나 이웃 트랜지스터(Transistor, TR) 간에 원치 않는 전류가 흘러 TR이 계획되지 않았던 동작을 하는 경우가 있는데요. 이러한 오동작을 막기 위해 절연물질을 TR사이에 채워 넣는 소자분리방법으로 로코스(LOCOS) 방식이 사용됐었습니다. 그러나 집적도가 낮을 때는 로코스로 인한 Bird’s beak(새 부리 형태로의 변형)가 문제되지 않았지만, 밀집도가 높아지면 Bird’s beak이 미세화의 걸림돌이 됩니다. 이에 따라 TR를 분리하는 개선된 방법으로 STI(Shallow Trench Isolation)라는 방식이 적용되었는데요. 이는 참호(Trench) 폭을 최대한 좁게 하면서 동시에 우수한 절연 특성을 갖도록 하는 장점이 있습니다. 평판형식(Planar type) TR 중 현재까지 개발된 소자분리방식으로는 STI가 최적의 기술이라고 할 수 있죠. 이번 장에서는 STI 공정에 대해 자세히 살펴보도록 하겠습니다.

 

  

  

_ 반도체를 만들어가는 Fab 루틴 공정

 

 

<그림1> FAB루틴6개공정 : 기본3개공정 + 선택3개공정

 

 

STI 공정단계를 알아보기전 Fab 제조상에 발생되는 루틴(Routine)공정에 대해 알아보겠습니다. FAB루틴6개공정은 반도체를 만들어가는 과정에서 유사하게 반복진행되는 공정들을 의미합니다. TR을 만들 때에는 형태적/화학적 변화가 일어나는데, 이러한 변화들은 사진/식각/세척과평탄화/증착/이온주입(임플란팅)/확산공정들을 진행해 만듭니다. 6개공정으로 이루어진 이러한 루틴공정은 모든 형태적/화학적 변화 (예: 박막형성, 단자형성 등)를 만들 때 동일하게 적용되는 것은 아닙니다. 제조 회사에 따라, 제품 종류에 따라서 6개 루틴공정 중에서 적절히 조합하여 최적의 층(Layer)을 만들어 내죠. 물론 선택되는 공정들의 순서도 다릅니다. ('CMOS, 반도체 르네상스를 이끈 디바이스의 최강자'  참조)


Fab루틴 6개공정 중에 포토→식각→세정은 공통적으로 적용되는 기본공정으로 분류할 수 있습니다. 포토공정이 시작되면 식각과 세정은 연이어서 진행되어야 마무리가 되기 때문입니다. 기본공정은 거의 모든 공정에서 진행되는 공통공정이라고 보면 되겠습니다. 반면 Layer를 만들 때의 옵션공정은 Layer별로 선별하여 진행합니다. 예를 들어 게이트 층을 형성할 때는 증착공정이 주공정이 되는(이온주입과 확산은 부공정) 반면, 소스와 드레인 층을 만들 때는 이온주입과 확산이 주공정이 되고 증착은 진행되지 않습니다. 따라서 Fab루틴6개공정은 기본공정(포토→식각→세척과평탄화)과 선택공정(증착, 이온주입, 확산)을 조합해 박막과 확산층을 만들게 됩니다. (일부에서는 박막을 Fab공정이라고 정의하는데, 실질적으로 박막은 Fab공정 중의 하나인 증착공정을 진행한 형태적 결과물로 보는 것이 타당할 것으로 판단됩니다.)

 

 
 

_ 준비단계 : 참호(Trench) 위치 선정

  

 

<그림2> 준비단계 : 실리콘 기판 준비→절연막 형성→TR위치 선정→소자분리막(Trench) 위치 선정 @ CMOS의 수직단면



TR을 만들기 위해 맨 처음으로 시작하는 층이 절연산화층입니다. 여기서의 절연산화층을 게이트옥사이드(Gate Oxide)라고 부르는데요. 위치적으로는 게이트 단자 밑에 있으며, 물질적으로는 실리콘이 산소와 결합하여 산화되었기 때문입니다. ('반도체 산화막, 절연의 고수 게이트옥사이드'  참조)


트랜치는 게이트옥사이드 층에 구멍을 뚫어서 옥사이드층 보다 아래에 형성합니다. TR과 TR 사이에 위치를 선정하고 두꺼운 절연막을 형성시켜 이웃한 TR이 서로 전기적으로 연결되는 것을 차단합니다. 이러한 TR의 분리층을 얇은 폭으로 형성한다고 하여 STI라고 하는데, 트랜치는 먼저 기본공정인 포토→식각→세정을 통해 빈 공간(Trench)을 파내는 작업부터 합니다. ('MOSFET, 수평축으로 본 전자들의 여행'  참조)

 

 
  

참호 터파기 1단계 : 포토공정 

 

 

<그림3> 참호 터파기 1단계 : 포토 : 도포(트랙)→마스크 정렬(노광기) →노광(노광기)→현상(트랙)

  

 

TR(소자) 사이를 분리하기 위한 첫걸음은 Fab의 기본공정 3가지 중 하나인 포토공정부터 시작됩니다. 포토공정은 트랙(Track)이라고 불리는 보조 장비와 빛을 노출시켜 회로패턴(Mask)을 웨이퍼 위에 복사하는 노광기에서 실시합니다. (노광기는 반도체에서 기술적 난이도가 가장 높은 핵심장비로 대당가격도 EUV type은 1,500억원이나 한답니다.) 포토공정은 웨이퍼를 트랙장비→노광기→트랙장비로 왔다갔다 하면서 진행합니다.  


먼저 감광제(Photo Resistor)를 바르는데, 감광제는 점도가 높기 때문에 웨이퍼를 분당 1,500 ~ 3,000회 정도로 회전시키면서 절연막 위에 얇게 도포를 합니다. (감광제가 절연막 위에 쉽게 접착되지 않기 때문에 HMDS라는 접착제를 먼저 바릅니다) 도포되는 감광제는 균일한 높이가 되어야 감광 깊이가 적절해집니다. 노광 시 감광 깊이가 충분하지 않으면, 현상할 때 감광제찌꺼기가 남게 되고 연이은 식각공정에서 하부막(절연층)이 잘 제거되지 않습니다. (단자층 형성인 경우는 이온들이 충분히 주입되지 못해 소스/드레인단자가 불충분한 입체면적을 갖게 됩니다.) 감광을 시킨 후에는 웨이퍼를 다시 트랙장비로 옮겨서 감광부위를 제거시키는 현상공정을 진행합니다. 포토공정은 식각공정의 길잡이 노릇을 합니다. 즉, 웨이퍼를 테이블에 놓고 위에서 보았을 때, 포토공정에서 뚫어낸 구멍(감광부위를 현상)에 해당되는 영역만을 식각에서 없앨(하부층) 수 있습니다. 

 

 
 

참호 터파기 2단계 : 식각공정

 

 

<그림4> 참호 터파기 2단계 : 식각 - STI를 위치시킬 공간형성 (P_Substrate는 P_Well과 같은 의미임)

 

 

STI의 식각은 현상된 부위(감광막이 제거된)의 바로 밑 부분인 절연층(산화층+질화층)과 기판의 일부를 제거하는 공정입니다. 사실 절연층은 게이트와 채널입장에서 매우 중요한 막(Layer)이지만, STI입장에서는 기능적으로 볼 때 아무런 관련이 없는 층이죠. 식각을 할 때는 강력한 에너지를 사용하는데, 보통 플라즈마 상태를 이용해 건식(Dry)방식으로 파내려갑니다. 건식은 습식(액체)에 비하여 옆 벽을 식각하지도 않고(이방성 식각), 밑으로만 파내려가서 참호 모형을 뜨는데 유리합니다. 문제는 너무 많이 식각(Over Etch)을 할 수 있어서 종말점(End of Point)을 정확하게 계산한 뒤 진행해야 한다는 것입니다. 식각 후에는 잔유물이 남게 되므로 이를 반드시 처리해주어야 하고요.

 

 
 

_ 참호 터파기 3단계 : 에싱(Ashing)공정

  

 

<그림5> 참호 터파기 3단계 : 에싱-PR막 제거

 

 

터파기를 완료하면 PR이 더 이상 쓸모가 없어지므로 에싱(Ashing)을 통해 제거합니다. 이때 플라즈마를 사용하면 좀 더 정확한 에싱이 됩니다. 막을 제거하기 어려운 순으로 나열하자면, 산화막 > 질화막 > 기판 > 감광막(PR 코팅제)이라고 할 수 있습니다. 그에 따라 제거하는 방법이나 화학약품도 강약을 조절해 사용합니다.

 

 

 

_ 참호 채우기 1단계 : 확산공정(라이너 산화막 형성)

  

 

<그림6> 참호 채우기 1단계 : 확산-라이너 산화막 형성



STI는 산화막을 이중으로 형성합니다. 먼저 공간이 확보된 참호 속에 본격적으로 절연물질을 채워 넣기 전에, 확산방식으로 라이너(Liner) 산화막을 얇게 입힙니다. 다음에 실시할 CVD라는 증착방식을 이용한 산화막이 실리콘 기판에 잘 형성되기 위함입니다. 혹은 고밀도 플라즈마CVD(HDPCVD)로 참호(Trench 혹은 Gap)를 채울 시, 높은 에너지를 함유한 플라즈마로부터 손상을 막아내기 위해서죠. 일반적으로 라이너 산화막은 확산시킬 노(Furnace)에 산소가스를 집어넣고 높은 온도로 가열시키면, 게이트산화막처럼 얇은 막이 형성됩니다. 산화막 대신 질화막을 사용하기도 합니다.

 

 

 

_ 참호 채우기 2단계 : 증착공정

 

 

<그림7> 참호 채우기 2단계 : 증착(APCVD : Gap Fill 능력 우수)



지금까지는 애벌공정 수준이었다면, STI는 증착(Deposition)을 이용해 본격적으로 참호공간인 공극(Gap)을 채웁니다. 증착방식은 압력/온도에 따라 여러 가지 방식이 있는데요. STI는 일반적으로 가장 수월한 수준인 대기압 조건하에서 실리콘이 녹는 온도의 약 3분의 1정도로 하여 화학증착방식(CVD)을 사용합니다. CVD산화막은 확산산화막에 비해 재질이 거칠지만 공정시간이 짧고, 작은 공극을 채우는 능력(Gap Fill능력)이 뛰어나서 큰 부피의 트랜치를 채우기에 적합합니다. 여기서 증착으로 갭필 시에 보이드(Void:미세공간)가 없도록 만들거나, 있더라도 영향을 끼치지 않게 극히 작아야 합니다.

 

 
 

_ 울퉁불퉁 표면을 평평하게 하는 평탄화(CMP) 공정

 

 

<그림8> 화학적/물리적 평탄화(CMP)

 


움푹 파진 참호 공간으로 인해 CVD 표면에는 단차가 생기게 됩니다. 이런 울퉁불퉁한 표면은 다음 포토 공정 시 초점을 맞추기 어렵게 한다든지, 그대로 놓아두면 다음에 형성하는 상층 막의 표면에도 굴곡이 발생한다는 문제점이 있습니다. 이를 방지하기 위해 CVD산화막 표면을 평평하게 하는 단계를 평탄화(CMP) 공정이라고 합니다. CMP는 화학적/물리적 평탄화 공정으로써, 매우 작은 알갱이 형태인 슬러리(Slurry)와 화학용액을 패드와 웨이퍼 사이에 넣어 단차를 물리적으로 갈아내어 표면을 매끄럽게 만들어 줍니다. 증착방식으로 참호를 채울 때에는 CVD 두께를 두껍게 하는데, 이는 CMP를 실시할 때 막 중에서 제일 중요한 1차산화막이 깎이거나 손상되는 것을 방지하기 위함입니다.



 

질화막을 제거하는 식각공정

 

 

<그림9> 질화막 제거-식각

 

 

평탄화 공정 이후에는 질화막을 제거합니다. 질화막은 1차산화막이 2차산화막으로부터 영향을 받지 않도록 1차 산화막을 보호하는 목적이 있었습니다. 1차산화막은 가장 얇고 신뢰성이 높아야 하는 게이트산화막이 되므로 매우 조심스럽게 다루어야 합니다. 식각방식(습식)으로 질화막을 제거할 때는 웨이퍼를 화학용액에 담가서 산화막이 식각되지 않고 질화막만 식각되도록 하지요. 이때는 질화막에 대한 높은 선택비(식각비율)를 갖는 용액을 사용합니다. 질화막까지 CMP로 제거하면 질화막-식각을 진행 할 필요가 없겠지만, 산화막을 물리적으로 손상시킬 가능성이 있으므로 산화막을 보호하기 위해 질화막은 식각 방식으로 화학처리합니다.

 

 
 

_ 마지막 참호막(STI) 형성

 

 

<그림10> 참호막(STI)완성

 

 

최종적으로 STI가 완성되었습니다. STI는 결과적으로 기판을 일부 파서 참호를 만들고, 그 공간 속에 절연물질인 산화막을 2중으로 채워 넣은 형태입니다. 보기에는 간단해 보이는 구조인데, 여러 가지 공정을 거쳐서 만들어 졌네요. 이제 TR과 TR사이에 칸막이가 설치되었으므로 본격적으로 TR을 형성할 수 있게 되었습니다.

 

 

참호막 절연방식의 최대목적은 TR과 TR 사이에서 불필요하게 누설전류가 증가하지 못하도록 제어함으로써 소자 특성을 향상시키는데 있습니다. 절연방식으로 라이너 산화막은 처음에는 높은 온도에서 산소가스를 이용한 건식방식을 적용했지만, 낮은온도/대기압/습식/질소가스 등 여러 변수들을 응용하여 공정비용을 저감할 수 있는 방안들이 개발되고 있습니다. CVD산화막도 APCVD/HDPCVD 등 증착방식이 다양해져, 층의 두께는 얇고 절연성능은 강화하는 고집적화 방향으로 흘러가고 있습니다. 다음 시간에는 게이트 단자를 어떻게 형성하는지에 대해 알아보도록 하겠습니다.



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  • 2018.04.18 17:12 신고 ADDR 수정/삭제 답글

    움푹 파진 참호 공간으로 인해 CVD 표면에는 단차가 생기게 된다. 라고 쓰셨는데, CVD 를 이용해 움푹 파진 참호 공간을 채운후에는 단차가 생기게 된다는 의미로 쓰신거죠?

    • Favicon of http://blog.skhynix.com SK하이라이트 2018.04.20 14:10 신고 수정/삭제

      네, 맞습니다. 증착시 트랜치 공극을 채우게 되면 일정한 두께로 Deposition되어 공극의 빈 공간 만큼 Depo 상부에서 단차가 생기는 현상이 발생됩니다.



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